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探索混合键合技术：3D芯片封装的新前沿

超越纳米尺度的创新，推动电子系统性能的新纪元

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发表时间：2025-01-31 06:50作者：深芯盟产业研究部

尽管先进晶圆工艺厂商持续致力于将每一个纳米尺寸缩小以进一步减少芯片电路尺寸，但一项涉及较大尺寸（从数百到数千纳米）的技术在未来五年内可能与先进制程发展同样关键——即所谓的混合键合（Hybrid Bonding）3D芯片封装技术。作为实现多芯片异构集成解决方案的核心技术，3D集成是业界响应对系统级功率、性能、面积和成本（PPAC）不断增长需求的答案。

从封装级别到晶体管级别的应用中，3D堆叠概念已被引入至电子系统层次结构的不同层面。多年来，为了满足多样化的应用需求，各种3D互连技术得到了开发，涵盖了从毫米级到小于100纳米的互连间距。图一展示了这种“3D互连”技术的发展路线图。随着时间推移，每种互连技术都在逐渐缩小其互连间距。在这条技术发展路径的尽头，我们预见了3D IC混合键合技术的潜力，它能够提供最高的互连密度以及最小的互连寄生效应。

所谓“混合键合”，指的是铜-铜(Cu-Cu)及介电质-介电质之间的连接方式，这种技术有望实现极为精细的间距缩放。通过这种技术，不仅能够大幅提高互连密度，同时还能有效降低信号传输中的损耗，从而为下一代高性能电子设备奠定基础。这一技术的进步标志着向更加紧凑且高效的电子系统迈进的重要一步，预示着未来电子产品在性能上的重大突破。


图一：imec的3D 互连技术发展线路图


图二：imec混合键合工艺示意图。


混合键合技术作为实现多芯片异构集成的关键手段，在电子系统性能提升中扮演着重要角色。这项技术不仅涉及高精度的材料处理，还要求在制造过程中对温度、压力和时间等参数进行精细调控。以下是混合键合技术的具体步骤和技术挑战：

混合键合的基本流程

  1. 准备阶段：混合键合始于两个晶圆或一个芯片与一个晶圆面对面放置。这些配合面覆盖有氧化物绝缘层，并配有略微凹陷的铜垫，这些铜垫直接与芯片的互连层相连接。

  2. 初步键合：接下来，将晶圆压在一起，在氧化物之间形成初始键合。这一过程需要极高的平整度以确保接触良好。

  3. 加热处理：然后缓慢加热堆叠的晶圆，使氧化物牢固地结合，并促使铜膨胀以建立电连接。这一步骤对于保证连接的稳固性和电气性能至关重要。

技术挑战与解决方案

A. 表面平整化：为了形成更牢固的键合，工程师们正在努力压平最后几纳米的氧化物层。即使是微小的凸起或翘曲也可能破坏密集的连接。这种高度精准的操作要求达到原子级别的控制。

B. 铜垫深度控制：铜必须从氧化物表面恰当地凹陷。如果凹陷过多，就无法形成有效的连接；反之，若凹陷不足，则可能导致晶圆间的排斥。研究人员正在开发新技术来将铜的水平控制在单个原子层的精度内。

C. 化学键增强：晶圆之间的初始连接是基于弱氢键形成的。经过退火处理后，这些连接转变为强共价键。研究人员正在探索使用不同类型的表面材料（如碳氮化硅），因其具有更多可形成化学键的位置，有望进一步加强晶圆间的连接强度。

D. 降低工艺条件：目前，混合键合的最后一步可能需要数小时，并且需要高温环境。研究人员正致力于降低所需的温度并缩短整个工艺的时间，以提高生产效率和降低成本。

E. 改善电导率：虽然两个晶圆上的铜压在一起可以形成电连接，但金属的晶粒边界通常不会跨越一侧到达另一侧。为了解决这个问题，研究人员正在尝试生成大的单晶铜晶粒跨越边界，以提高电导率和稳定性。

通过克服上述技术挑战，混合键合技术能够显著提升电子系统的性能，同时减小设备尺寸和成本。随着研究的不断深入和技术的进步，我们预期该技术将在未来的半导体产业中发挥更加重要的作用。

二、半导体和AI领域的三大创新

来源：IEDM

1. 利用混合键合实现互连扩展：

1) 用于芯片互连的先进混合键合技术的显微照片。

2) 微观尺度的键合界面，标有键合界面、顶焊盘和底焊盘的尺寸（例如 3 μm、1 μm）。

3) 这项创新专注于实现芯片之间更高效、更密集的连接。

2. 先进的存储器集成：

1) 说明内存层次结构和集成策略的金字塔图。

2) 基础是 SSD 存储，容量大但速度和能效较低。

3) 向上发展：持久内存、DRAM 系统主内存、HBM（高带宽内存）和 SRAM 缓存，以实现最高性能和能源效率。

4) 该图突出显示了内存开发的趋势：容量更高、成本更低、每比特能量更高。

3. 系统扩展：

1) 右侧面板展示了 Cerebras WSE-2 芯片的视觉表示，凸显了其庞大的规模：

► 2.6 万亿个晶体管

► 46,225 平方毫米硅

2) 这代表了系统级可扩展性的飞跃，强调大规模芯片设计以实现高性能。

这些创新重点在于提高系统级功率和性能、模块化、可扩展性和成本效率。这些进步对于下一代计算系统至关重要。

来源：SEMI VISION

近年来，特别是在使用硅中介层的情况下，已采用了一种称为“微凸起（MicroBump）”的技术，该技术的特点是焊球直径极小。但是，即使采用这种方法，仍存在以下问题：
1. 间距限制：只要使用凸块，焊料在受到温度（和压力）时就会膨胀，因此很难实现小于 10 μm 的间距（凸块之间的间隔）。
2. 电阻：凸块基本上由焊料组成（最近，通常使用锡、铜和银的合金代替铅，尽管成分因应用而异）。由于优先考虑可靠的连接，凸块通常表现出较高的电阻。
3. 信号路由：由于信号通过凸块本质上被视为离开芯片，因此即使不涉及完整的 PHY，也需要输出电路 (Fan Out)。这会导致通信期间的功耗增加，并且延迟会略有增加。

来源：SEMI VISION

三、混合键合的优势
混合键合不同于目前封装领域主流的Bump（焊料凸块）键合，混合键合通过金属（例如铜）和氧化物键合来连接芯片，其主要优势在于减小凸块间距和接触间距，从而增加相同面积内的连接密度，进而实现更快的传输速度并降低功耗。

来源：SEMI VISION

该方法直接连接两个芯片（或一个芯片和一个封装），而不依赖于凸块。然而，目前将芯片连接到封装仍然具有挑战性，因此该技术主要限于芯片的 3D 堆叠。混合键合的示例包括台积电的 SoIC和英特尔的 Foveros Direct 。与基于凸块的连接相比，该方法的优势对于实现更高的速度和更低的功耗是必不可少的：

来源：IEDM

1. 改进的间距：由于焊料在粘合过程中不会膨胀，因此实现小于 10 μm 的间距是完全可行的。
2. 降低电阻：铜与铜之间的直接接触最大限度地减少了过剩电阻，从而降低了功耗和寄生电容引起的延迟。
3. 扇出最小化：本质上，扇出是不必要的（尽管仍然包含最小的保护电路）。
混合键合目前主要有两种形式：晶圆对晶圆（WoW）和芯片对晶圆 (CoW) 。WoW已经在图像传感器芯片的封装中得到大规模商用，但应用领域相对较窄。CoW混合键合对高性能CPU和GPU厂商更有用，它允许芯片制造商堆叠不同大小的芯片，并在将每个芯片绑定到另一个芯片之前对其进行测试，以确保不会因为一个有缺陷的部件而导致昂贵的 CPU 失败。但是，CoW可以实现的连接密度低于晶圆对晶圆键合。

对于高性能计算和AI应用，CoW混合键合技术比WoW更为有用。
四、台积电SoIC

来源：台积电

在AI革命带动需求激增的背景下，CoWoS（Chip-on-Wafer-on-Substrate）产能需求暴涨，促使台积电积极扩大CoWoS产能。除了CoWoS，台积电还有另一项3D先进封装技术：SoIC（System-on-Integrated-Chips）。
SoIC是业界首个高密度3D芯片堆叠技术，可实现10nm及以下先进节点的晶圆级键合。
SoIC 提供两种堆叠解决方案：SoIC-P（凸块）和SoIC-X（无凸块）。

1) SoIC-P是一种微凸块堆叠解决方案，专为移动设备等成本敏感型应用而设计。

2) 另一方面，SoIC-X采用混合键合，非常适合高性能计算 (HPC) 和 AI 应用。

五、英特尔Foveros Direct 3D

来源：英特尔

Foveros Direct 3D 是一项英特尔特有的先进封装技术，可将一个或多个芯片直接连接到有源基片，以创建复杂的系统模块。“直接”连接是通过将单个芯片上的铜通孔热压粘合到晶圆上的铜通孔，甚至将整个晶圆直接堆叠在一起来实现的。
连接可以是“面对面”或“面对面”，并且可以包含来自不同源代工厂的芯片或晶圆，从而在产品架构方面提供更大的灵活性。连接带宽由铜通孔间距（以及由此产生的密度）决定。第一代 Foveros Direct 3D 将使用间距为 9um 的铜键合，而第二代将把间距缩小到仅 3um。
六、混合键合面临的挑战

来源：IEDM

1. 缺陷问题：

1) 左侧的图像说明了不同类型的粘合问题：

► 不连接：完全无法连接。

► 部分连接：不完整或有缺陷的键合。

2) 这些纳米级缺陷凸显了在混合键合中实现一致可靠连接的难度。

2. 检查分辨率要求：

1) 右图详细说明了各种检测技术的分辨能力：

► 对于纳米级互连，纳米 CT至关重要，可提供低于 1 μm 的分辨率。

► 为了进行更精细的检查，需要使用TEM（透射电子显微镜）和FIB（聚焦离子束）等工具来实现 0.1 μm 以下或更小的分辨率。

2) 宏观 CT或微观 CT等传统技术不足以解决纳米级特征。

3. 测试和计量方面的挑战：

1) 纳米级组装缺陷和极端互连密度突破了传统测试和缺陷计量方法的极限。

2) 及时检测数据和问题对于保持发展速度和确保可靠组装至关重要。

来源：IEDM
混合键合放置和CMP是混合键合工艺中的主要成本驱动因素。自组装等创新可以显著降低成本，尤其是随着芯片数量的增加。然而，由于纳米级键合需要高精度和缺陷敏感性，该工艺仍然成本高昂。

来源：SCREEN

英特尔（IEDM 2021）的图表重点介绍：

► 间距尺寸与因颗粒污染导致的缺陷率之间的相关性。

► 间距越小，越容易因表面颗粒而导致连接失败，因此更需要严格的清洁工艺。

随着 HBM 技术的发展，对清洁工艺的需求（尤其是混合键合中的清洁工艺）将不断增加，以确保可靠的连接。这是由堆叠数量的增加和控制污染的需求所驱动的，这在较小的间距和较高的密度下变得至关重要。
结语
虽然混合键合技术备受业界期待，被视为3D封装的革命性技术，但它仍面临多项技术挑战，包括成品裸片的良率问题，以及对超平坦键合界面的严格要求，这些都对封装工艺构成了重大挑战。
此外，混合键合工艺要求洁净室环境达到ISO 3 或更高的洁净度标准。对于传统的 OSAT 供应商来说，这大大增加了成本，并考验了他们的设施和环境控制能力。
但芯片性能提升已从单纯依赖工艺进步转向先进封装发挥关键作用已成为业界共识，越来越多的供应商投入混合键合技术的研发，无疑将加速该技术的进展，推动芯片性能的快速提升。





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