革新互连技术：半镶嵌金属化技术推动RC性能提升与面积优化

在半导体工艺发展中，RC延迟和互连金属线的有效利用率一直是影响芯片性能的关键因素。近年来，随着设备尺寸的缩小和性能需求的提升，业界对RC性能的关注达到了前所未有的高度。在此背景下，基于可图案化金属的半镶嵌（semi-damascene）技术展现了巨大的应用潜力，尤其是在互连金属间距日益逼近20纳米以下的情况下，这种技术被视为未来BEOL（后段工艺）互连的重要替代方案。

传统双大马士革技术的挑战

1997年，引入的铜（Cu）双大马士革工艺极大推动了逻辑和内存芯片的发展。在这一方法中，传统的铝（Al）图案化逐渐让位于铜电镀与化学机械抛光（CMP）的湿法工艺，以应对铝基互连中RC延迟不断增长的问题。铜双大马士革技术为多层堆栈的互连提供了有效、可靠的工艺流程，广泛应用于现代芯片制造。

然而，铜双大马士革在应对微缩互连间距时逐渐面临挑战，尤其在关键BEOL层金属间距缩小至20纳米以下时，铜的电子平均自由程限制使其RC延迟急剧增加。此外，铜工艺所需的屏障层、衬垫层与覆盖层不仅复杂且占据导电面积，进一步增加了制造难度。因此，半导体行业不得不探索更为高效的互连金属化方案，以满足紧密间距下的性能需求。

半镶嵌金属化：开启互连技术的新篇章

在2017年首次提交专利后，imec于2020年正式推出了半镶嵌金属化技术。该技术的流程包括通过减法蚀刻直接图案化首层金属层，然后在电介质层中蚀刻通孔，再填充并过度填充金属至表面形成第二互连层。这一过程允许使用钌（Ru）、钼（Mo）、钨（W）等耐蚀金属，通过减法蚀刻实现更高的金属线纵横比（AR），从而显著降低电阻。此外，半镶嵌结构可以结合气隙电介质使用，比传统的低k电介质具有更低的介电常数，进一步降低层内电容。

半镶嵌技术的应用优势

在不需要CMP的情况下，半镶嵌技术极大地简化了工艺流程，优化了线高控制。此外，耐蚀金属的使用不仅提供了低通孔和线电阻，还能实现更高的电迁移稳定性。因此，与铜相比，半镶嵌在多层堆栈结构中具有显著的电阻和可靠性优势。预计随着工艺进一步优化，纵横比将从当前的2提升至3、4甚至6，从而实现极低的RC延迟。

imec的互连路线图：分阶段推进半镶嵌技术发展

Imec提出了阶段性的半镶嵌技术开发路线图。第一代半镶嵌将应用于A10或A7逻辑节点，互连金属间距达到18纳米左右，首层局部金属层的AR略高于当前的Cu线设计。随着技术迭代，imec计划在M0互连层中首次使用减法蚀刻钌，进一步提升AR，并逐步采用气隙电介质，以在高AR下保持低电容优势。第三代半镶嵌集成将覆盖多层金属与通孔，第四代AR将进一步增加至4或更高。第五代技术中，可能还会引入新型二元或三元合金以提升互连金属的品质。

多层集成方案与FSAV的开发

实现多层集成是半镶嵌金属化技术的关键之一。为此，imec开发了全自对准通孔（FSAV）方案，以确保线路与通孔的精确对齐，从而降低通孔至线路的泄漏。在此基础上，imec进一步开发了两种基于柱的FSAV集成方案：“混合柱”（HP-FSAV）和“带蚀刻停止层的柱”（PE-FSAV），不同方案在通孔至线覆盖和晶圆均匀性上表现各异，均能实现目标通孔电阻和覆盖裕度。

优化高纵横比（AR）半镶嵌线的电阻与缺陷控制

为了进一步降低高AR线路的电阻，imec提出了一种双层结构：在两层钌之间夹入亚纳米级TiN或钨层以控制线路断裂缺陷，从而有效提升高AR线路的可靠性和均匀性。这种“缺陷缓解层”的创新结构提供了低缺陷、长线路AR>6的可行性，并在VLSI 2024上展示了其优越的电阻与可靠性。

寻找新型导体：合金的探索与实验进展

目前半镶嵌集成研究以钌为主，但imec已开始探索新型合金导体，以进一步提高性能。基于从头计算模拟，imec识别出具有高内聚能和较低电阻率的候选材料，如金属间铝化物（Al-Cu、Al-Ni等）。这些材料在薄膜沉积过程中展现出优越的电阻控制潜力，特别适用于超紧密间距的互连。imec还建立了筛选流程，以便在实验中验证不同合金的电阻率表现。

半镶嵌金属化的未来与多方协作

半镶嵌金属化作为一种革新性技术，有望成为BEOL工艺的下一个重要转折点。为确保这项技术在大规模生产中得到充分验证，imec呼吁学术界与工业界的通力合作，通过进一步实验与数据共享，推进多层结构的设计与优化。尤其是在互连间距逐渐缩小时，半镶嵌的低RC延迟、高可靠性以及简化的工艺流程将展现出相较于传统铜互连的显著优势。

半镶嵌金属化技术的推广不仅对芯片制造工艺具有重要意义，也为未来多层互连的设计提供了新的可能性。