CFET！最新进展

CFET，最新进展

在即将于12月在旧金山举行的2023年国际电子设备会议 (IEDM) 上，台积电、IMEC、IBM和三星的研究人员将报告关于垂直堆叠互补场效应晶体管 (CFET) 的重要进展。CFET被视为继环栅晶体管 (GAA) 之后的新一代晶体管架构，具有极大的潜力推动未来逻辑技术的进一步发展。以下是各大研究团队的最新成果：

1. 台积电：48nm 栅极间距 CFET

台积电的工程师们发表了一篇题为《48nm 栅极间距单片 CFET 反相器的首次演示》的论文，展示了在 48nm 栅极间距上制造的全功能单片 CFET 反相器。这个间距与当前的5nm工艺相当。反相器由垂直堆叠的 p 型和 n 型纳米片晶体管组成，提供了1.2V 的电压传输特性，且 n 型和p 型器件均表现出74至76mV/V的亚阈值斜率。这个高性能 CFET 标志着CFET 技术进步的一个重要里程碑，但它尚未准备好进入当代节点的商业化生产。

台积电还引入了背面触点和互连，进一步提升了性能和设计的灵活性。尽管 CFET 堆叠可以减小面积，但其制造工艺复杂性较高，因此可能需要进一步的技术突破，特别是类似于3D-NAND那样的堆叠方式，来实现功率、性能、面积和成本（PPAC）的改进。

2. IMEC：双排 CFET 和 A7 节点的优化

IMEC 的研究团队发表了题为《双排CFET：针对面积高效的 A7 技术节点的设计技术协同优化》的论文，展示了如何在 z 方向和 xy 平面上进一步扩展CFET 技术。他们提到了未来的 A7 节点（约7埃，接近1nm节点）及其潜在应用，表明CFET将在2032年左右成为主流生产的一部分。IMEC 在另一篇论文中探讨了60nm栅极间距的CFET制造工艺（约等于7nm节点），该工艺涉及源极和漏极的直接背面接触。

3. IBM和三星：阶梯式通道CFET

IBM研究部与三星合作，提出了新的阶梯式CFET结构，旨在优化堆叠高度。论文题为《用于未来逻辑技术的具有阶梯式通道的单片堆叠FET》。这种结构通过将底部FET通道设计得比上方通道更宽，来减小堆叠高度，从而降低了制造过程中的高纵横比挑战。此外，研究还讨论了双层结构中的中间介电隔离和源极/漏极的双功函数金属技术。这一创新设计有望进一步推动CFET技术的商业化。

4. CFET的未来展望

这些研究团队的努力表明，CFET 技术仍处于早期开发阶段，但具有巨大的潜力，尤其是在未来的A5和A7节点的微缩过程中。随着这些技术逐步走向成熟，CFET有望成为未来高性能、低功耗逻辑器件的关键推动力。

总体来看，IEDM 2023 将揭示在CFET方面的最新突破，这些技术或将推动半导体行业进入更小、更强大的节点，并为未来的技术节点奠定基础。